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微機原理、匯編語言與接口技術(shù)

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(1)  8086/8088系統(tǒng)中為什么一定要有地址鎖存器？哪些信息需要鎖存？

因為8086/8088 CPU的地址總線和數(shù)據(jù)總線、地址總線和狀態(tài)總線分時復(fù)用，在T₁狀態(tài)輸出地址信息，在T₂～T₄（或T₃～T₄）輸出狀態(tài)和數(shù)據(jù)（或讀入數(shù)據(jù)），輸出的地址信息時間太短，稍瞬即失，必須在外部用鎖存器將其鎖住。一般是地址信息需要鎖存。

    (2)  8086CPU由哪兩部分構(gòu)成？它們的主要功能是什么？到Pentium其并行工作的部分
各有哪幾個部分？

由兩個獨立的功能部件EU（Execution Unit：指令執(zhí)行部件）和BIU（Bus Interface Unit：總線接口部件）構(gòu)成。EU負(fù)責(zé)從BIU的指令隊列緩沖器中取指令并對其譯碼，然后根據(jù)譯碼結(jié)果向EU內(nèi)部各部件發(fā)出控制命令以完成該條指令的相應(yīng)操作。    BIU將CPU的內(nèi)部總線與外部總線相連，負(fù)責(zé)CPU與外部的交換數(shù)據(jù)。
    在Pentium系列處理器中，有兩條并行的u-流水線和v-流水線，其中整數(shù)流水處理分為五個階段：指令預(yù)取PF(Perfetch)、指令譯碼ID(Instruction Decord)、地址生成DG(Address Generate)、指令執(zhí)行階段EX(Execute)和結(jié)果回寫階段WB(WriteBack)；浮點流水處理有8個階段，其中前4個階段與與整數(shù)流水處理階段共享，其后依次是：第一浮點指令執(zhí)行階段X1(Execute1)、第二浮點指令執(zhí)行階段X2(Execute2)、結(jié)果回寫到浮點寄存器文件階段WF(Write Floating-Point Register)、錯誤報告與狀態(tài)修正階段ER(Error Reporting/Update State Word)。采用流水線和并行結(jié)構(gòu)使得一條或多條指令可以在一個時鐘周期內(nèi)完成。

    (3)  Pentium微處理器中是如何由16位的段寄存器獲得32位段基址的？其物理地址是
如何形成的？

由段寄存器的16位段選擇子在全局/局部描述符表找到64位的段描述子，由段描述子中32位的段基趾和32位的偏移量相加得到32位的線性地址；32位線性地址的高10位在頁目錄中找到32位的目錄入口，目錄入口和線性地址的中10位相加在頁表中找到32位的頁表入口，頁表入口和線性地址中低12位偏移量相加得到最終的物理地址。

    (4)  為什么說MMX與3D NOW！指令具有互補性？

MMX指令特別適用于整數(shù)運算密集的圖像處理、視頻和音頻回放等多媒體應(yīng)用，提高它們的性能；但對浮點運算密集的3D圖形處理、語音識別、數(shù)字信號處理、環(huán)繞音效等應(yīng)用則無能為力。3D NOW！指令的浮點運算速度比x87 FPU協(xié)處理器快幾倍到幾十倍，能在一個時鐘周期內(nèi)處理4個浮點運算值，因此很適合需要進行大量單精度浮點運算的3D圖像處理，能大幅度提高3D軟件和游戲的性能。因此3D NOW！和MMX兩套指令具有明顯的互補性。

    (5)  什么是總線周期？簡述總線周期和時鐘周期、指令周期的相互關(guān)系。

總線周期指處理器占用總線，與外界（存儲器或I/O端口）進行一次數(shù)據(jù)讀或?qū)懰璧臅r間。一個總線周期由幾個時鐘周期組成，8/16位處理器一個指令周期由幾個總線周期組成，32/64位處理器由于并行流水操作，在一個總線周期內(nèi)能完成幾條指令的執(zhí)行。

    (6)  Pentium微處理器內(nèi)的u-流水線和v-流水線功能上有什么異同？指令進入這兩條流水線的配對規(guī)則是什么？簡述之。

在u-流水線中可以執(zhí)行所有的整數(shù)指令和浮點指令，在v-流水線中可以執(zhí)行整數(shù)指令和一條異常的Fxch指令；在EX指令執(zhí)行階段，V流水線指令必須等U流水線指令執(zhí)行完畢才可一起結(jié)束EX，反之則不必。配對規(guī)則有四條：①兩條指令必須是一個時鐘內(nèi)執(zhí)行完的簡單指令，即不需要任何微碼控制的完全硬件化指令；②指令不能同時含有立即數(shù)和偏移量；③只允許U流水線中的指令帶有指令前綴（Prefix）；④兩條指令不存在“寫后讀”和“寫后寫”的寄存器相關(guān)性。

    (7)  現(xiàn)代微處理器采用了哪些新技術(shù)？簡述之。

流水線與并行執(zhí)行技術(shù)，推測執(zhí)行技術(shù)，超序執(zhí)行技術(shù)，精簡指令集計算機RISC技術(shù)，多媒體SIMD指令集，EPIC設(shè)計，MESI協(xié)議，HT超線程技術(shù)等等。

    (8)  簡述Itanium（安騰）微處理器的超標(biāo)量組織結(jié)構(gòu)，它使用的寄存器有多少？并行執(zhí)行單元有幾個？

Itanium采用全新的IA-64架構(gòu)，采用大量寄存器和多個執(zhí)行單元的組織結(jié)構(gòu)， Itanium2(安騰2)片內(nèi)集成了6個整數(shù)單元、4個指令存取單元、2個浮點/SIMD單元和3個分支處理單元，以及328個寄存器（其中包括64位整數(shù)寄存器128個、82位浮點寄存器128個）。 Itanium采用LIW（長指令字），將幾條指令捆綁成一條128位長的指令束來加快處理速度，引入EPIC（顯式并行）設(shè)計理念，使每個指令周期可執(zhí)行約20條指令，是RISC/CISC指令集的4～5倍。IA-64架構(gòu)在內(nèi)存尋址能力上提高了幾個數(shù)量級，64位地址線可尋址近180億GB物理內(nèi)存Itanium處理器設(shè)置了三級高速緩存Cache，一、二級裝載于內(nèi)核中，三級緩存類似Pentium4的二級緩存，可在片外或整合于片內(nèi)，如Itanium2片內(nèi)集成了L1、L2、L3三級Cache，容量分別為32KB、256KB、3MB；直接映射和組/全相聯(lián)映射的有機結(jié)合大大提高了緩存的效率。

    (9)  EPIC使用了哪些創(chuàng)新的技術(shù)？它給微處理器帶來了哪些功能上的提升？

EPIC技術(shù)有兩項重大革新：斷定執(zhí)行(Predicated Execution)和推測裝入(Speculative Load)。
    斷定執(zhí)行使處理器利用添加的并行執(zhí)行單元而避免了“轉(zhuǎn)移預(yù)測”錯誤時而將流水線中大多數(shù)指令總清除所造成的延遲，顯著提高了性能。
    推測裝入技術(shù)先行裝入所需的數(shù)據(jù)，避免了使用數(shù)據(jù)時訪問存儲器的等待，也避免了無效的推測裝入造成的處理異常的漫長延時。EPIC允許盡早地調(diào)度推測裝入，通過推測檢驗保證數(shù)據(jù)的有效性。由于消除了分支障礙，平均約有50%的裝載操作由推測裝入完成。

   (10) 簡述RESET與INIT信號在功能上的差異。

  現(xiàn)代微處理器系統(tǒng)加電或按下RESET復(fù)位鍵后產(chǎn)生復(fù)位信號RESET，按下“Ctrl+Alt+Del”鍵后初始化信號INIT有效。RESET清除指令流水線、重新初始化CPU的全部狀態(tài)，跳轉(zhuǎn)到BIOS中物理地址為FFFF_FFF0處開始執(zhí)行。INIT類似RESET，但不影響內(nèi)部高速緩存Cache、模式專用寄存器、浮點寄存器組以及控制寄存器CR₀的CD位和NW位。